五月_半導體技術專題｜由台積電技術論壇看半導體尖端製程技術發展趨勢

在此資深副總 張曉強博士就以一張標題為科技進步引發人工智慧爆炸性成長，需要更多計算、更高記憶體頻寬、更大規模異質整合為開頭，如圖一。從2012年澳洲團隊使用GPU圖形處理器來做為AI運算的ASIC後，AI對模型訓練的運算力需求就不斷的提升，而AI所用的GPU電晶體數目也相對應的不斷增加。2012~2020年當時AI的主要模型為影像處理，2020年後以大型語言模型(LLM)為主，算力也跳躍式的成長。以nVIDIA晶片為例，大型語言模型所使用的晶片由12奈米節點，TFLPOS(FP16)130的V100晶片，進步到最新使用N4P奈米節點，TFLPOS(FP4)20,000的Blackwell晶片。在短短的10年內，AI所用GPU的運算效能大幅提升，同時電晶體的數量、消耗功率也大幅提升。簡而言之，AI應用由科幻場景走到現實世界，帶動了整體半導體產業新一波製造週期成長。另外，台積電也展示了先進技術的路線圖(Roadmap)，主要分為先進製程與主流製程兩部分。先進節點其中包含從N3P開始使用奈米片電晶體(Nanosheet)到最先進的1.6奈米技術將在2026/2027量產；也看到了台積電把N4P/N4C/N3P列為主流節點(產品生命週期長，會持續有產品下單)，如圖二。

圖一 資料來源：台積電

圖二

資料來源：台積電

張曉強博士以市場驅動與台積電之技術布局開頭帶出以下技術特點，主要分為先進製程技術與先進封裝技術兩大部分，重點摘要如下。

1. NanoFlex 技術創新，可以最大化奈米片電晶體的價值。運用Short Std. Cell(短邊標準單元) + Tall Std. Cell(長邊標準單元) 的組合，最大程度的實現元件寬度的自由度，獲得最佳的效能功耗面積(PPA)，比起只有Short Std. Cell的效能多出15%，如圖三

圖三

資料來源：台積電

2. A16 (1.6奈米)將會使用奈米片(Nanosheet)製程，預計2026年量產，並首次採用超級電源軌道SPR(Super Power Rail)，相比N2P提高8~10%速度， 節省15~20%功耗 ，增加1倍密度。
3. N4C 為最具成本效益的4奈米製程，預計2025年量產，N4P的Cost reduction版本，節省5%成本效益，IP完全相容N4P。在成本與效能之間取得一甜蜜的平衡點。

過去台積電發表過整合3D/2.5D封裝與SoIC整合的平台3D Fabic，在之前的先進封裝專題報告有提到[先進封裝技術在高性能運算晶片應用狀況剖析(下)]。本次以未來的高效能運算與人工智慧平台之需求出發，需要有更多先進封裝(3D/2.5D)、小晶片(Chiplet)以及共封裝光學等之垂直推疊之封裝技術，如圖四。首先處理器的部分(圖中Advanced Si)用的是SoIC 或是3D堆疊；高效能記憶體(圖中左側)使用高頻寬記憶體(HBM)，利用中間的導線重佈層與矽中介板(Interposer)來連接處理器與記憶體，就是目前大家熟知的CoWoS或InFO，其中為了阻抗匹配還須包含嵌入式電容eDTC與電壓穩壓器IVR等電路；資料傳輸部分，會使用共封裝光學將光引擎(光/電訊號轉換之矽光子元件)從傳統的PCB印刷電路板上改封裝在ABF導線載板上，如此可以更靠近運算晶片與儲存晶片。換句話來說，未來的高效能運算與人工智慧平台將會使用大量垂直堆疊封裝技術整合電的元件與光的元件。

圖四

資料來源：台積電

 

4. COUPE(Compact Universal Photonic Engine)緊湊型通用光子引擎使用SoIC-X+3D封裝技術將於2025年啟用，2026年將電子元件與光子元件共同封裝於CoWoS，提供極致的互聯密度並保有最佳功耗。COUPE能減少2倍功耗與10倍延遲，如下圖五左側；封裝在CoWoS矽中介板上，圖五藍色處。可再減少5倍功耗與2倍延遲，如下圖五最右側。[過去在我們對COUPE的簡介：台灣共封裝光學產業發展概況剖析]

圖五

資料來源：台積電

5. 下一世代高效能計算平台除了CoWoS封裝外的另一選擇，SoW(System-on-Wafer) 整合3D封裝+系統級晶圓，直接把系統做在整片晶圓上，如下圖六。以2023年CoWoS封裝為出發點，使用矽中介板大約為3倍的光罩大小、可以搭載8個HBM；預計到了2027年CoWoS封裝可以超過8倍的光罩大小、搭載12個HBM。若還需要更大的封裝技術，則可使用SoW，其大小超過40倍的光罩大小，也就是說提高了超過40倍的算力以及超過60顆的HBM。適用於下世代大型資料中心，其中目前最有名的產品為替特斯拉製作的超級電腦Dojo之晶片。

圖六

資料來源：台積電

6. 最後車用先進封裝技術 Automotive Advance Package InFO-os 5層RDL堆疊載板技術,CoWoS-R 6層RDL導線重佈技術，目標2025Q4通過車用驗證AEC Q100 Grade2，如圖七。

圖七

資料來源：台積電

延續上述A16(1.6奈米)節點將運用奈米片(Nanosheet)製程，並首次採用超級電源軌道SPR(Super Power Rail)。在此所指的超級電源軌道SPR，是一種創新的晶背供電解決方案。傳統的電源軌道(Power Rail)在晶片製造中BEOL裡的M0層畫上相對於訊號傳輸較粗的導線，在經過V0層與MEOL的MD層連接到源極/汲極(source/drain)。然而隨著電晶體越來越小，密度越來越高，訊息傳輸和電源線共存使線路層變成越來越複雜甚至混亂，導致了訊號干擾、衰減功耗增加等問題。下圖八為Intel提供的訊號模擬示意圖，藍色為訊號線、綠色電源線、紅色為相互干擾衝突的地方，以此得知在電晶體微縮下此問題越顯嚴重且不可忽視。

圖八

資料來源：Intel

另外，由於電源軌道需要較粗的線路，可能佔據的面積高達10%~20%，在AI驅動極高密度電晶體的設計下，電源軌道變成了限制線路複雜度提升的必要之惡。因此將電源軌道移轉到晶背，由晶背供電，可以讓電源導線不用隨著電晶體微縮跟著微縮，減少電壓降效應(IR Drop)，在相同電晶體佈局下擁有最大的驅動電源強度，同時可以保持閘極(Gate)密度與元件調變靈活性；並讓正面線路專用於訊號傳輸，可提高邏輯密度與效能。製程TEM與示意圖如下圖九。

圖九

資料來源：台積電

同樣的技術，競爭對手Intel 在2023年的VLSI研討會也有提出，其稱為電源柱PowerVia技術，預計在2024年下半年的Intel 20A節點導入量產。有報告中指出，Intel將以Intel 20A製程與高通(Qualcomm)生產處理器，但受到製程設計晶片的投入成本過高，讓高通決定終止開發，維持原本與台積電、三星的合作。但成本過高是來自於轉換供應商或是使用Intel的PowerVia 就不得而知。而此晶背供電之主要製程步驟在每家供應商應大同小異，首先還是把正面的電晶體與連接線製作完成後(含RDL層)，接著翻轉晶圓並打磨，露出連接電源線的底層。磨去大部分的的晶背厚度，大約從600微米(um)研磨至300~100奈米(nm)，讓原本厚度以微米計算的晶片底層，留下直接路徑給 PowerVia 背後供電使用，如圖十。此製程相對正面供電來說有一定的難度與挑戰需要克服，包含像是基板極薄化所衍生的問題、微米或奈米矽穿孔(TSV)製程、晶圓背面與正面對準，以及晶背製程帶給前端製程主動元件的影響等。相對的也會帶來額外商機，如研磨機台的更新、研磨耗材需求將有大量增加、對準機台的更新等，值得深入探討。

圖十

資料來源：Intel

無獨有偶，另一家具備先進製程能力的三星半導體也有提供相同的技術，預計在2027年於自家的1.4 奈米製程節點中導入。三家主要提供先進製程公司之晶背供電技術的比較表如下，除了量產時間外，目前並未有哪一家有明顯的優勢。

表一

資料來源：台積電；Intel；韓國媒體；智璞產業趨勢研究所整理

*.TSMC資料為與N2P(同樣使用Nanosheet製程，但未使用SPR)之比較，因此該提升可能來自於前段電晶體微縮所至。

 

綜觀這六項亮點當中，我們認為先進封裝平台與CoWoS是由終端最大量客戶需求所驅動，如同先前iPhone驅動InFo技術般即使成本高、使用客戶少，但讓台積電技術持續推升至另一層次，以此發展將會讓台積電在先進封裝領域上越來越沒有競爭對手；在共同封裝光學CPO的COUPE技術上，由於規格尚未確定，還需要看合作對象的市占率論最後的成敗，當然不排除主要的終端晶片商如博通等都與台積電合作開發相關製程，使得台積電繼續成為市場的製造領導者；而NanoFlex 技術與最具大量生產成本效益的4奈米製程N4C，此兩項特色能大放異彩取決於台積電做為市場領導者，擁有最快速Ramp up能力以及極短的學習曲線之核心能力，勢必可成為協助客戶且創造營收的雙贏利器。最後但最為重要的是晶背供應技術，此技術將會是在先進製程GAA(Gate All Around)競爭當中拉開或拉近競爭距離的一重要技術導入。三大廠商均有把此技術放入產品路徑當中，目前看來會是Intel領先推出，但最後哪一家產品會被大量導入還需看設計的必要性、成本與效能的平衡點而定。