八月_半導體專題｜先進封裝技術在高性能運算晶片應用狀況剖析(下)

2022年成立3D Fabric聯盟，廣邀電子設計自動化、矽智財、設計中心聯盟/價值鏈聯盟、記憶體、委外封裝測試、基板及測試等領域業者加入，目前已有Advantest、世芯電子、Alphawave、Amkor、Ansys、Arm、日月光、Cadence、創意電子、Ibiden、Micro、Samsung Memory、Semiens、Silicon Creations、矽品精密、SK hynix、Synopsys、Teradyne、欣興等19個夥伴廠商。同時還與Ansys、Cadence、Siemens和Synopsys等EDA廠商共同建立3Dblox標準以統一設計生態系統，為3DFabric技術提供合格的EDA工具和流程，用於物理實作與驗證、時序驗證、電遷移IR壓降及熱分析等3D IC設計流程。在2023上半年公布最新的3Dblox 1.5版中新增自動Bump點合成功能以降低佈線設計難度，預計2023下半年將推出2.0版本。

圖5、台積電3D Fabric平台涵蓋技術

資料來源 : 台積電

SoIC是創新的先進封裝技術，讓先進製程晶片與多種功能晶片異質整合以製造出高速、高頻寬、低功耗、體積小的系統單晶片，其製程如圖6所示。以晶圓對晶圓鍵合為例，雙方先完成銅導線後再沉積二氧化矽(SiO₂)介電層，之後經化學機械研磨(CMP)及清洗以形成金屬和氧化物的混合介面。因為氧化物硬度較高而耐磨，此時銅導線表面稍低於二氧化矽層。隨後進行最關鍵之能使兩側晶片銅導線直接結合的混合鍵合(Hybrid Bonding)，鍵合前須經過電漿活化讓二氧化矽表面生成凡得瓦力，然後很快將2片晶圓面對面對齊，利用凡得瓦力的短暫吸引力讓兩者貼合，再以高溫退火使兩側導線中銅離子相互擴散而形成永久性鍵結。

圖6、SoIC製程示意圖

資料來源 : Yole Développement

混合鍵合又稱為直接鍵合連接(Direct Bond Interconnect；DBI)，是於1980年代中期由Paul Enquist，Q.Y. Tong和Gill Fountain在RTI International的實驗室開發出來，後來三人在2000年成立Ziptronix公司，並於2005年完成10μm接點間距的混合鍵合技術，接著在2011年發佈2μm接點間距之晶圓對晶圓的混合鍵合技術。2015年Ziptronix被Xperi收購，之後在2019年Xperi完成該技術的專利佈局但未導入量產，只有技術授權給半導體廠商。第一個採用混合鍵合技術的量產品是2016年Sony推出的背照式CMOS影像感測器，利用該技術將類比數位轉換器、訊號處理等晶片接合影像感測器，由於大幅增加鍵合點密度而顯著提升拍攝畫質，後續還加入DRAM以做為畫素處理的緩衝記憶體。2018年長江存儲推出Xtacking技術，是將NAND Flash以混合鍵合微控制器、位址寄存器晶片，之後分別於2019年、2022年發布2.0與3.0的技術改良版本。2020年台積電推出SoIC技術，為首次將邏輯晶片導入混合鍵合製程，第一個導入產品是2022年3月英國IC設計大廠Graphcore推出的AI晶片-Bow IPU，較前代產品性能提升40%與耗能降低16%。第二個導入產品是2022年4月AMD推出採用3D V-Cache堆疊技術之CPU-Ryzen 7 5800X3D，它是以台積電SoIC技術將64MB的SRAM堆疊在CPU上，較先前使用產品的Micro Bumps鍵合提升200倍的接點密度，且讓訊號傳遞所需能量降低至三分之一。

混合鍵合相較傳統鍵合技術具有三大優勢，包括:

(1).因為可以達到超小接點尺寸與間距，故能大幅增加I/O數，通常是一般3D封裝技術的10倍以上。

(2).無需使用Bump或Pillar可降低材料成本；

(3).使用Bump或Pillar會造成10~30μm的晶片堆疊間隙，混合鍵合則是幾乎無縫隙貼合，故可以減少3D封裝元件總厚度。

在2022年舉辦的IEEE Electronic Components and Technology Conference會議上，台積電公布SoIC技術發展藍圖如表2所列，目前已開發至第四代技術，將用於AMD的MI300 AI晶片。除了前述廠商外，Intel、聯電、GlobalFoundries、Samsung、SK hynix、Micron等大廠正積極開發混合鍵合技術並納入先進封裝製程內，應用範圍涵蓋CPU、GPU、AI晶片、DRAM、Flash、HBM、感測器、Micro LED。

表2、台積電SoIC技術發展藍圖

資料來源 : 台積電

由於以往透過先進晶片製程提高單位面積的電晶體數量之困難度與成本越來越高，於是目前產業趨勢是改為利用3D封裝技術讓晶片以垂直堆疊方式增加電晶體數目。在2022年舉辦的高效能運算技術大會Hot Chips中，Intel、AMD、Nvidia、ARM、Cerebras、壁仞、聯發科、ARM等大廠揭露的新一代高效能運算晶片技術資料顯示採用4~7nm的先進製程。根據台積電發布資料，7/6nm晶片堆疊之鍵合間距為9µm，5nm晶片下降至6µm，預估3nm晶將進一步減小至4.5µm，一般2.5D封裝用間距為25~40µm之Bump鍵合無法滿足其需求，於是台積電開發採用混合鍵合的SoIC技術，其鍵合點間距可低於6µm至次微米水準，如圖7所示。該技術已在苗栗竹南的先進封裝6廠量產，綜合相關報導指出該廠占地14.3公頃，是台積電最大的封測廠，總投資額新台幣3032億元，預估2023年投片量約15萬片，2024年增加至25萬片。

圖7、各種封裝技術之鍵合點間距比較

資料來源 : IDTechEX

SoIC製程近似晶片製造，都使用薄膜沉積、光阻塗佈與顯影、微影、光阻去除、蝕刻、電鍍與檢量測等設備，主要差異是SoIC製程須採用混合鍵合設備。因為該設備至少須具備清洗、電漿活化、高精度對位貼合、高溫退火等功能，所以研發難度很高，目前已推出產品有EVG、SUSS、TEL、Besi、ASMPT、Canon等公司，以EVG為市占率最大的主要供應商。市場研究機構Yole Développement指出2020年全球混合鍵合設備市場規模為600萬美元，預估2027年將成長至2.32億美元，平均年複合成長率高達69%。設備商Besi估計至2030年全球將累積安裝約1400台混合鍵合設備。

結論

根據市場研究機構MarketsandMarkets的報告指出，2022年全球高性能運算市場規模為36億美元，預估至2027年將增長至49.9億美元，勢必帶動相關晶片龐大需求。因為當前先進晶片製程研發難度與產線投資額大增，導致生產成本節節攀高，於是預期一般高性能運算晶片不會使用最新世代製程而是透過先進封裝提升性能，例如Apple利用名為UltraFusion的先進封裝架構將兩顆M1/M2 Max接合成一顆M1/M2 Ultra晶片，於同為5nm製程下將運算能力提升兩倍。在此趨勢下，將有越來越多高性能運算晶片借助垂直堆疊的3D封裝技術以增加電晶體密度。由於3D封裝製程近似自晶片製造，故有利於晶片製造商主導此技術發展，而OSAT、載板製造商只能著力於2.5D封裝領域。率先建置並量產SoIC之3D封裝技術的台積電已據有市場領導地位，短期難被其他半導體廠商撼動。