October_Advanced Packaging Equipment Material｜Importance of 2.5D/3D Packaging and Critical Process Points(Next)

Published On: 2024/11/14|Categories: 科技(Technology)|

The 2.5D packaging technology is in between the traditional 2D packaging and the mature 3D packaging, using the intermediate layer as a bridge to connect the wafers and provide high-speed communication interfaces, an arrangement that allows for more flexibility in a single package. This arrangement allows for more flexibility in a single package. The technology involves the integration of silicon intermediates and TSVs, and wafers are typically connected to the intermediates using MicroBump technology. The 2.5D format is ideal for larger wafer sizes and higher pin densities, and wafers are usually mounted on substrates in flip-chip form. The 2.5D package can enhance the performance and minimize the cost compared to the traditional (2D) package.

尺寸、降低功耗，目前已在各個行業得到運用，包括高性能運算、數據中心還有網路設備。而3D封裝則是通過多個晶片堆疊以創建三維的結構，將封裝技術提升至一個更高的層次。這種方法則增強了整體的性能，將以最先進、緊湊的方式組合各種組件和功能，從而創建高度複雜的系統。3D封裝垂直排列的技術可以縮短晶片間的訊號傳遞速度，同時最大限度的減少信號損耗。且3D封裝在極度要求性能與小型化的應用中越顯重要，通常用於記憶體技術，如：HBM、智慧型手機、遊戲機或專業計算的高級處理器。2.5D及3D封裝都各自具有優勢，但並不互相排斥。2.5D封裝是邁向3D封裝的墊腳石，通常需要從傳統的2D封裝過渡到更先進的技術時，就會選擇它。而3D封裝的方式將使性能更加高效，不過其技術的複雜程度相較於2.5D也有所提升。未來2.5D、3D封裝將可能在各個領域變得更加普遍，也會是整個半導體業共同努力的方向。

2.5D/3D封裝技術簡敘與目前關鍵的製程站點

在2.5D IC 中，以台積電的CoWoS 技術為代表，其中可以分成「CoW」和「WoS」來看。「CoW（Chip-on-Wafer）」是用矽中介板把晶片連起來；「WoS（Wafer-on-Substrate）」則是將晶片堆疊在基板上。如2023年八月專題中[先進封裝技術在高性能運算晶片應用狀況剖析_下的圖五] 提到依據中介層材料類型與封裝面積(光罩比例)將CoWoS分成CoWoS-S、CoWoS-R與CoWoS-L等三類，如下圖四。

CoWoS-S 是使用單片矽中介層(Si Interposer)和矽通孔（TSVs），實現晶片與基板之間的高速電信號直接傳輸，為目前(2024~2025年)市面上主流，由於Si Interposer 與Die 使用面積大因此缺點是生產成本較高。
CoWoS-R 利用 InFO 技術讓有機中介層替代 CoWoS-S 的矽中介層，有機中介層具有精細間距的 RDL，為 HBM（高帶寬記憶體）與 SoC 晶片或晶片與基板之間提供高速連接。由於有機中介層本身具有柔韌性，由聚合物和銅線組成，充當壓力緩衝器，減少了基板與中介層之間熱膨脹係數不匹配引起的可靠性問題。CoWoS-R 提供了優越的可靠性和良率，也可以使新的封裝可以擴展其尺寸，以滿足更複雜的功能需求。
CoWoS-L結合 CoWoS-S 和 InFO 技術的優勢，使用 LSI（局部矽互連）晶片的中介層提供最靈活的整合。用於晶片間的互連和 RDL 層的電源和信號傳輸。CoWoS-L 保留了 CoWoS-S 的吸引特徵，即矽通孔（TSVs），這也減少了使用大矽中介層在 CoWoS-S 中引起的良率或成本問題。

圖四、CoWoS的三種分類

Source: TSMC

CoWoS製程對晶圓廠而言，算是相對容易的製造，因此良率穩定。以CoWoS-S與-R的製程來看，其中的TSVs所需要的 Deep RIE製程、Interposer 需要的Wafer Thinning或是uBump後的Molding相關的機台或材料等都是相當關鍵。在CoWoS_L的製程當中，目前的困難點在於多重曝光(一個CoWoS-L die 大小通常都是五張光罩以上)，因此對準就顯得非常重要；另外LSI(包含了許多被動元件，如IPD、eDTC與IVR等base logic die)再Molding + Grinding後 RDL前會用TSVs 吃出許多Fine Pitch約在0.5um左右的洞，然後填入銅，接著在用uBumping的方式與SoC及HBM連接。在此可能會導致線寬太小而bridge，換句話說同樣的在這裡的TSVs機台、Molding相關的機台或材料等都是相當關鍵。

在3D IC的部分，如2023年八月專題中[先進封裝技術在高性能運算晶片應用狀況剖析_下 ] 提到相關介紹，台積以SoIC 包含了2.5D/3D IC的部分。在製程中以鍵合(Bonding)為最關鍵步驟，是將晶片進行對準並接合以形成堆疊。以往推疊晶片是以微凸塊連接，隨著I/O接點間距往10μm甚至sub micro以下發展後，半導體廠紛紛採用無凸塊(Bumpless)的混合鍵合(Hybrid Bond)，透過高溫擴散方式讓兩晶片之矽穿孔的銅導線直接接合，可大幅增加I/O接點密度。但因線寬細小且晶片緊密堆疊，因此對alignment要求非常的精密，並且還須解決因緊密堆疊所產生的散熱問題。