在供不應求的先進封裝市場，Intel 的EMIB-T補的是台積電CoWoS
在供不應求的先進封裝市場
Intel 的 EMIB-T 補的是台積電 CoWoS 的產能缺口
Author: Mr. Lin Weizhi, Executive Vice President, Ji-Pu Industrial Trend Research Institute
一則出租算力的新聞，掀起「過剩」恐慌
7月初，彭博報導 Meta 正籌建雲端業務「Meta Compute」，準備對外出售自家的 AI 算力。消息一出，市場立刻聯想到「AI 基礎建設是否供過於求」：Meta 股價當日雖大漲近 9%，但 GPU 雲端服務商 CoreWeave、Nebius、IREN 卻應聲重挫，半導體與記憶體同步承壓。部分空方甚至直指，Meta 是「第一家承認算力過剩的雲端巨頭」，AI 投資泡沫即將破裂等言論。
然而，我認為這個「過剩」的解讀，恐怕與事實剛好相反。多數華爾街投行（瑞銀、大摩、BMO 等）指出，Meta 要出租的是「上一代、優先序較低」的閒置 GPU，本質是一種「算力瀑布（compute waterfall）」，把舊世代算力對外變現，同時把最新、最強的晶片留給自家超智慧研發。判斷孰真孰假，市場其實有幾個觀察點：Meta 是否仍是輝達次世代 Rubin 的首發夥伴、是否持續向 neocloud 租用最新機櫃、以及管理層是否把外租描述成「提升機隊使用效率」。而事實是，Meta不但沒有縮手，反而把 2026 年資本支出上調到 1,250 至 1,450 億美元，並計劃在 2026 年部署高達 7GW 的資料中心運算基礎設施，預計 2027 年將進一步擴展至14GW。而且甚至因為自建速度跟不上需求，過去一年還向 CoreWeave、Nebius 合計租用了約 480 億美元的外部算力。市場擔心的「過剩」，與供應鏈實際看到的「搶產能」，其實是一個世界兩種天南地北的解讀。
需求面：資本支出仍在陡升，2027 未見降溫
從數字看更清楚。美系前四大雲端業者（Alphabet、Microsoft、Amazon、Meta）的合計資本支出，從 2023 年約 1,500 億美元，一路墊高到 2025 年約 4,130 億、2026 年上看約 7,100 億美元，年增逾七成，如圖一。即使記憶體成本墊高、自由現金流轉為吃緊，甚至得靠舉債支應，這場「不投就出局」的競賽，仍讓 2027 年的資本支出保有進一步上修的空間；根據外資追蹤的全球新建資料中心，案場數已從年初的兩百多個增加到近三百個，其中 GW 級的大案更逼近五十個。供給面則恰恰相反。一座資料中心從動工到實際運作約需兩年，而這一波大規模擴建 2025 年底才啟動，代表 2027 年之前，供給幾乎放不出來。需求持續上修、供給卻卡在建置週期，在這之間，供需兩端都還沒有鬆動的跡象。
圖一、美系四大雲端業者資本支出(US$bn;2027F 為示意方向、非預測值)
Source. 公司公告、Bloomberg、智璞產業趨勢研究所整理
先進封裝：擴增幅度大、片數多，不等於供給足
延續上述狀況，目前在製造端有幾大瓶頸，其中一個藏在先進封裝裡。市場慣以台積電 CoWoS 的「片數」衡量供給，但就外資報告顯示。台積電掌控的 CoW確實在快速擴產，但「不完全掌控」的WoS的供應鏈，這部分製程多外包給其他封測廠，其中也包含 ABF 載板、CCL、矽電容等台積電掌控度較低的環節。這些環節的擴產速度，遠不如台積電前段來得快。換言之，即便 CoW 片數看似龐大，整體 CoWoS 產出仍會被 WoS 與基板卡住；最先進封裝的「有效供給」，追不上 2027 年的需求。更廣地看，從 2026 年下半年起，從先進節點與封裝、記憶體、PMIC 到光通訊元件，都可能出現多年少見的供需錯配。另外，從客戶結構與動作也看得出這部分的緊繃。CoWoS 產能高度集中：nVIDIA 長年獨佔約六成，Google（透過 Broadcom）持續攀升到約兩成，聯發科則因切入 Google TPU 專案而快速冒出頭，AMD 佔比反而被壓縮，如圖二，前幾大客戶合計鎖定超過八成五的 CoWoS 產能，留給二線 ASIC 與新創的空間不到一成半。當產能從「技術瓶頸」變成「進場門檻」，一個現實問題就浮現：除了 CoWoS，還有沒有別的路?
圖二、CoWoS 產能的客戶結構變化
Source. 智璞產業趨勢研究所推估整理
Intel EMIB-T之三大切入點與觀察重點
是否能要到產能，就是部分ASIC 晶片公司2025年在考慮的問題。這也是市場會提供給Intel EMIB-T 的切入機會。EMIB 是把矽橋內嵌到有機載板、直接連接相鄰晶片，省去昂貴的大面積中介層；EMIB-T 則進一步在矽橋內加入 TSV（矽穿孔），解決供電路徑過長，引起IR Drop的老問題。供電，是 EMIB 過去的痛點。矽橋是實心、擋在晶粒下方，供電無法垂直穿過，只能從矽橋外側的周邊繞行、再經由載板與 PCB 底部上來；路徑一長，IR drop（電阻壓降）就大，實際到電晶體的電壓被拉低，效能受損，而 HBM4 電流更高、對此更敏感。EMIB-T 在橋內打上 TSV，等於開了一條垂直捷徑，讓供電直穿而上，示意如下圖三。
圖三、EMIB 與 EMIB-T 供電路徑對比示意圖
Source. Intel；智璞產業趨勢研究所製作
在此基礎背景上，我認為Intel 有三個切入點。
- 首先是成本，走「有機載板＋內嵌矽橋」路線，省去大面積中介層，在相近良率下整合成本較低，對成本敏感的 ASIC 客戶有吸引力。
- 產能時間差，趁台積電 CoWoS 滿載、客戶擔心配置不足時切入，最受矚目的試金石，是 Google 次世代 TPU（v9）攜手聯發科、規劃 2027 至 2028 年導入的專案；為此，Ibiden、欣興等主要載板廠也透過共同投資，積極為 Intel 擴充產能。
- 大面積與量產時程：半導體生產之量產時程一直都是最重要的關鍵因素之一，EMIB 藍圖不只朝 12 倍以上光罩尺寸推進，而且為了爭奪客戶勇敢的把如此大面積的產品量產時程往前推移至2027-2028年。
不過還是要澄清一下，大面積並非台積電的弱項，其 CoWoS-L 已是大尺寸解方，並在今年技術論壇端出 14 倍光罩、2029 年上看48倍算力的藍圖；Intel 的相對賣點，是「在較便宜的路線上做大面積」，而非台積電做不到。
Intel的市場需求動能確實正在增溫。Intel已宣布 EMIB-T今年進入晶圓廠導入；財務長更放話，先進封裝訂單「有機會達到每年數十億美元」，對比 Intel 晶圓代工去年的外部封裝營收僅約三億美元，這將是不小的成長機會。市場傳聞 除了Google外、SK 海力士也在測試 HBM4 搭配 EMIB-T 的整合;供應鏈亦傳出聯發科採「雙封裝」策略，其中吃重 HBM 頻寬的訓練用晶片仍走台積電 CoWoS-S,而頻寬需求較低、對成本更敏感的推論型晶片則評估Intel EMIB，兩邊押寶。而Intel 自家的 288 核伺服器處理器 Clearwater Forest，更已用上第二代 EMIB 加 3D 混合鍵合、單封裝內含 12 顆矽橋，展現其埋橋封裝的量產能力(惟屬標準 EMIB,未觸及 EMIB-T 要解的 HBM4 供電)。但別忘了另一面，截至目前尚無任何一家被點名的外部 AI 客戶，在 Intel的封裝上量產 AI 加速器。而真正的主角 EMIB-T,今年才進入晶圓廠導入,連量產都還談不上,所有點名的合作都指向 2027、2028 或仍在評估階段。更關鍵的是良率，供應鏈傳出TPU v9需內嵌近30顆矽橋，遠高於 Intel 過去自家產品最多 12 至 14 顆的經驗，這是一場不小的賭注。而Intel自家的驗證也在推進，其接替已取消的 Falcon Shores、預計 2026 至 2027 年問世的 AI 加速器 Jaguar Shores,測試樣品已曝光:封裝達92.5 × 92.5mm、含四顆18A運算 tile 與八組 HBM4(搭配 SK 海力士)，並正由 Intel 工程團隊進行相關工程驗證。Intel 另公開展示一顆 AI 晶片測試載具，四顆 18A 邏輯 tile、12組 HBM4 堆疊、8 倍光罩尺寸,以 EMIB-T 橋接與 32GT/s以上的 UCIe 互連;供電上疊加 PowerVia、橋內去耦電容與內嵌電感,並把穩壓器配置在每組堆疊下方,與台積電 CoWoS-L 將穩壓器做進中介層是不同思路。最後是否採用此架構，仍待觀察。
[資料來源:HardwareLUXX(2025/8)、TrendForce(2025/8/21)、Tom’s Hardware(2026/1/30);Jaguar Shores 規格為外流測試樣品資訊,非官方發布。]就技術分工看,客戶想不想跳、跳不跳得動，其實是兩件事。想跳,是因為台積電產能給不夠多、時程不夠快；跳不跳得動，則取決於晶片應用。以頻寬為例，EMIB 與 CoWoS-L 本是同一套思路，只在需要高密度連接處擺矽橋,其餘用較便宜的繞線;在「矽橋以外」那一大片面積，CoWoS-L走的是細線寬的RDL中介層，EMIB則直接用線寬較粗、via 較大的有機基板,繞線密度恐較遜色。這正是它的取捨。有機基板讓 EMIB 跨過晶圓尺寸這道牆、把封裝做得更大(目前已達 8 倍光罩,領先 CoWoS-L 的 5.5 倍),代價是頻寬與延遲不如對手。於是記憶體頻寬需求較低的ASIC可以較早跳上EMIB，而對頻寬與延遲最為斤斤計較的高階 GPU,短期內預計仍會續留 CoWoS。因此我認為比較務實的定位會是，EMIB-T 是一個「有機會、但尚未被證明」的替代出口。而 2028 年TPU的量產成敗,就是那道分水嶺。唯有第一個 HBM4 搭配 EMIB-T 的量產結果,才能把 Intel 的封裝從「測試過」推向「可信賴」。
台積電的正面防守，CoWoS-L、SoIC 與 CoPoS
從過去技術論壇所釋出的資料來看，面對競爭者挑戰，台積電並未讓出大尺寸主場，而是正面且積極防守，手上有三把武器。
第一把是 CoWoS-L。它以台積電自家的矽橋（LSI）直接對打 EMIB-T，出貨佔比從 2024 年僅約一成，暴衝到 2025、2026 年的約六成，已成為大尺寸封裝的絕對主力，如圖四，這說明台積電是拿自家技術正面守，而非讓出市場。
圖四、CoWoS-S/R/L 客戶使用率推估
Source.智璞產業趨勢研究所推估
第二把是SoIC:用垂直堆疊把晶片直接疊上晶片，在不增加封裝面積的前提下拉高算力密度。目前 AMD 已有採用SoIC 封裝，其 MI450 將四顆約三分之一光罩大小的運算晶片(XCD)疊在兩顆光罩尺寸的 I/O 晶片之上,本質是「運算晶片疊 I/O 晶片」。nVIDIA已在 GTC 2026 確認 Feynman 將導入 3D 堆疊，但是否激進到把整顆光罩大小的 GPU 疊上另一顆,市場仍有不同看法。由於 Feynman 功耗可能逾 2,000 瓦，下層晶粒的散熱將是最大關卡。SoIC 的鍵合間距也在收斂，台積電自 2023 年起量產 N7 對 N7 的九微米、六微米間距亦已於 2025 年進入量產,N2 對 N2 的六微米規劃 2028 年量產、A14 對 A14 的四點五微米上看 2029 年;產能方面,2025 年底約五千片(月)、2028 年底上看四萬片以上，如圖五。
圖五、SoIC 月產能推估
Source.智璞產業趨勢研究所推估
第三把是 CoPoS（面板級封裝）：改用方形面板（310×310mm 起）取代圓形晶圓，把材料利用率從圓晶圓的約 57% 拉高到面板的逾 87%，化解「14 倍光罩下一片晶圓只能切出一兩個中介層」的經濟性難題，規劃導入下一代 GPU，如表一。值得一提的是，這裡的 14 倍是 CoWoS 晶圓級的藍圖尺寸，正因為晶圓在此尺寸經濟性失效，超大封裝的長期合理歸宿，才會落到面板級的 CoPoS{2026年底量產的會是CoWoS-L 方形玻璃的Carrier}。
表一、Intel EMIB-T 與 TSMC 先進封裝(CoWoS-L / CoPoS / SoIC)比較表
註：表中 14x 為 CoWoS 晶圓級藍圖尺寸;惟一片 12 吋晶圓於此尺寸僅能產出 1–2 個中介層、經濟性失效,故此類超大封裝的長期合理歸宿為面板級的 CoPoS。
Source.智璞產業趨勢研究所整理
結構性錯配，不是全面過剩
把鏡頭拉遠，會發現這其實是一場「結構性錯配」，而非產能過剩。最頂級、最缺的算力仍供不應求，連 Anthropic 都得向外部租用數百 MW、月付逾十億美元的等級；而被釋出的，是相對次要的舊世代資源。需求不但沒退，還在上修：外資近期把 2026 年伺服器營收年增預估，從整體約 43% 上調到約 74%，AI 伺服器更上看近八成、連過去疲弱的一般伺服器也因 AI 升級與 CPU 換機而回到六成以上，如圖六，正是供不應求的最佳註腳。
圖六、2026 年伺服器營收年增率:上修前後對比
Source.智璞產業趨勢研究所推估
撇開近期市場對算力配置的雜音,真正卡關的先進封裝,依舊供不應求。台積電 CoWoS 2027 年產能目標雖上看200萬片,但關鍵從來不在片數,而在 WoS 與基板仍吃緊、主場產能又被少數巨頭鎖滿。其中更關鍵的，其實是時程。台積電的大面積解方，14 倍光罩的 CoWoS 藍圖、以及面板級的 CoPoS，最快都要 2028 年後才會到位。但 Google 下一代的 TPU 就卡在 2027、2028 這個時間點。造成有點尷尬的局面。與其空等，不如冒險先押 Intel。這才是 EMIB-T 被推上檯面的真正原因，而不是它在技術上壓過台積電。換句話說，Intel EMIB-T 此刻承接的是台積電當下吃不下也還來不及供的溢出需求，而非硬搶它想要的客戶。這是「補缺口」,而非「搶市場」，當然,這是供需與時程雙重錯配下的階段性定位：一旦 CoWoS-L 與 CoPoS 的產能、時程陸續補上,這道缺口是否會收窄？而 EMIB-T 能不能真的完全接住，也還得先過 2028年的良率這一關，在那之前，先進封裝的餅仍在做大。不論是持續擴產的台積電、卡位溢出需求的Intel、還是背後的載板、被動元件與設備供應鏈，必然都是產業快速膨脹的受惠者。
