半導體產業日報
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imec公布技術藍圖：0.3奈米技術2038年實現，台積電投入CFET，龍頭地位難以撼動
Key Events
比利時微電子研究中心imec發布2026年版半導體製程技術藍圖，由台積電、Intel、NVIDIA、AMD、Samsung、ASML等頂級廠商共同參與制定，預計2033年量產0.7奈米製程時將引入CFET（互補式場效電晶體）垂直堆疊架構，並在2038年達到0.3奈米等級。台積電已率先展示CFET相關技術，並在台灣技術論壇中確認垂直堆疊nFET與pFET為下一代微縮方向，顯示其技術儲備領先業界。
Key Data
目前最先進製程已達2奈米等級，電晶體閘極接觸間距（CPP）約48奈米；A14製程CPP縮至45奈米；2030年A10製程（約1奈米）後CPP將固定於42奈米，傳統橫向微縮遭遇極限。2033年預計量產0.7奈米製程並引入CFET架構；2038年目標達成0.3奈米。台積電已展示由約1,000個電晶體組成的CFET展示結構。
Market Importance
imec此次藍圖確立了CFET為後GAA時代的主流電晶體架構，而台積電的超前佈局意味其技術領先優勢至少可延伸至2030年代中期，競爭對手在這段窗口期難以縮小差距。傳統摩爾定律的橫向微縮在1奈米節點後遭遇物理極限，CFET代表的「垂直整合」成為新成長主軸，這將帶動EUV High-NA曝光機、新型蝕刻與沉積設備的需求，ASML、Applied Materials、Lam Research等設備廠將受益。對台灣產業鏈而言，CFET時代的製程複雜度大幅提升，設備、材料、光罩等環節的技術門檻同步拉高，環球晶、家登等台灣供應商有機會隨台積電技術升級而深化合作。此藍圖的共同制定者涵蓋所有頂尖邏輯晶片設計與製造廠，具有高度產業共識，不只是研究展望，更是資本支出規劃的重要依據。
⚠ Negative View
CFET量產時程橫跨至2033年以後，距今超過七年，技術藍圖與實際量產之間的落差歷史上屢見不鮮；且CFET製程的良率挑戰、製造成本高昂，可能使晶片售價大幅上漲，終端應用能否承受高成本仍是未知數，Intel與Samsung是否在此期間縮短差距亦不能排除。
📍 Next observation.
- 台積電2025年北美技術論壇或法說會中是否進一步揭露CFET研發具體里程碑
- ASML High-NA EUV出貨量是否按計畫支撐A14以下製程的技術驗證進度
- 2奈米（N2）製程在2025-2026年放量後良率爬升速度，作為進入A系列節點的前哨指標
- Intel與Samsung CFET相關技術論文或展示是否縮短與台積電的技術差距
- CFET製程所需新型介電材料與原子層沉積設備的供應鏈是否出現新寡頭或台灣廠商切入機會
- 2030年CPP固定後電晶體密度提升是否完全依賴垂直整合，進而改寫CoWoS等先進封裝的角色定位
❓ Frequently Asked Questions
CFET是什麼？和現在的GAA電晶體有什麼不同？
GAA（環繞式閘極）是將電晶體通道四面包覆以增強控制，電晶體仍為平面並排配置；CFET則更進一步，把n型與p型兩種電晶體直接垂直堆疊，等於在高度方向增加第三維度，可在相同面積內容納更多電晶體，是GAA之後下一代主流架構。
台積電在CFET的進展比Intel或Samsung領先多少？
台積電已在技術論壇展示約1,000個電晶體規模的CFET功能結構，而Intel與Samsung目前仍主要聚焦GAA量產，在CFET實體展示上明顯落後台積電至少一到兩個研發世代。
這份藍圖對台灣半導體供應鏈的投資機會有什麼意義？
CFET時代製程複雜度大幅提升，對高純度矽晶圓（環球晶）、光罩盒（家登）、精密量測設備等台灣供應商需求將持續增加；同時先進封裝CoWoS、CoPoS的角色更為關鍵，日月光、力成等封測廠也將受惠於更高密度晶片的整合需求。
台積電2奈米、CoWoS與CoPoS全面帶動台灣設備、材料及封裝供應商
Key Events
受AI需求持續擴張驅動，台積電加速推進2奈米及以下製程量產，並同步擴充CoWoS與下一代CoPoS（面板級封裝）產能，整體晶圓投片維持強勁，供應鏈拉貨效應廣泛擴散至台灣設備、材料與封裝廠商。DigiTimes報導指出，AI資本支出熱潮已從頂端晶片需求向下滲透至全鏈供應商，台灣廠商受惠範圍較過去更為全面。
Key Data
台積電CoWoS月產能預計2025年底達3.5萬片、2026年持續擴張；CoPoS面板級封裝技術導入後，單一面板可產出CoWoS基板的倍數產能，有望緩解先進封裝瓶頸。AI伺服器相關晶片（GPU、HBM控制器）佔台積電先進製程稼動率比重持續提升，預估2025年AI相關營收佔台積電總營收比例超過30%。2奈米（N2）製程量產計畫於2025年下半年啟動，N2P與N2X預計2026年跟進。
Market Importance
台積電2奈米與先進封裝的同步放量，正在為台灣半導體供應鏈創造一波難得的全鏈共振行情，設備、材料、封測廠均同步受惠，而非過去僅前段製程廠商獨享紅利。CoPoS面板級封裝的導入是結構性突破，它將封裝基板面積大幅擴展，可降低單位封裝成本並提升CoWoS產能天花板，對緩解AI晶片供應瓶頸意義重大。對台灣設備廠如弘塑、帆宣，以及材料廠如台虹、達興材料而言，台積電在台擴廠加上CoPoS新製程採購需求，提供了明確的資本支出能見度。這也意味台灣半導體供應鏈的護城河正在加深，客戶黏著度提高，未來地緣政治風險對單一廠商的衝擊將被分散至更廣泛的生態系。
⚠ Negative View
CoWoS與CoPoS同步擴產雖然短期利多，但2026年下半年供給端若同步大幅釋放、加上AI資本支出成長率趨緩，先進封裝供需可能從短缺迅速轉向供過於求，屆時台灣封測與設備廠的訂單能見度恐將大幅縮短，估值面臨修正壓力。
📍 Next observation.
- 台積電2025年Q2法說會揭露CoWoS產能實際進度及客戶拉貨強度
- 台灣設備、材料廠Q2財報是否出現接單創高或交期拉長的具體數據
- CoPoS面板級封裝是否如期進入客戶驗證階段並開始貢獻台積電封裝營收
- AMD MI450、Google TPU等非NVIDIA AI晶片是否同步採用台積電CoWoS，分散單一客戶集中風險
- CoPoS標準化與設備生態是否形成，進而吸引OSAT業者（日月光）自建面板級封裝產能與台積電競合
- 2奈米以下製程（A16、A14）良率成熟後，AI晶片是否大規模轉進，帶動全新一輪設備採購週期
❓ Frequently Asked Questions
CoPoS和CoWoS有什麼差別？為什麼CoPoS被視為突破？
CoWoS使用傳統圓形晶圓作為封裝基板，尺寸受晶圓直徑限制；CoPoS改用矩形面板（類似面板廠作法），單片面板面積遠大於晶圓，可同時封裝更多晶片組合，等效大幅提升產能並降低成本，是緩解AI晶片先進封裝瓶頸的關鍵技術。
這波行情哪些台灣供應商最直接受惠？
前段製程設備與材料廠（環球晶、家登、穎崴）受2奈米擴產拉動；封裝基板與先進封裝材料廠受CoWoS/CoPoS擴產驅動；封測廠（京元電、力成）則受AI晶片測試量增加帶動，屬於台灣半導體供應鏈難得的全鏈共振行情。
AI需求如果放緩，這些供應商會不會受衝擊？
會。台積電先進製程與CoWoS/CoPoS的擴產計畫高度綁定AI需求，若超大型科技廠（Google、Microsoft、Meta）資本支出成長率在2026年後趨緩，台灣設備、材料與封測廠的訂單能見度將快速縮短，是最主要的下行風險。
